Utforsk høydepunktene på solid state Circuits-konferansen (isscc)

Vi har hørt mye om Moore's Law langsomt i det siste, og selv om det ser ut til å være sant i noen tilfeller, i andre deler av halvlederbransjen, er det kontinuerlig fremgang. På forrige ukes International Solid-State Circuits Conference (ISSCC) så de store brikketrendene ut til å ta i bruk nye materialer, nye teknikker og nye ideer for å fortsette å presse transistortettheten høyere og forbedre effektiviteten. Det er selvfølgelig ikke nyheter. Vi så dette gjenspeiles i samtaler om å produsere logiske brikker på nye 7nm-prosesser, om å lage 512 Gb 3D NAND-brikker og om en rekke nye prosessorer.

Chip-designere vurderer nye strukturer og materialer for transistorer, som vist i lysbildet over fra TSMC. Det var også mange diskusjoner om nye verktøy for å gjøre transistorene, inkludert litografiske fremskritt som EUV og rettet selvsamling, og nye måter å pakke flere sammen ut på.

Før jeg graver i detaljene, forblir det ganske utrolig for meg hvor langt bransjebransjen har kommet og hvor gjennomgripende brikker har blitt i hverdagen vår. Texas Instruments CTO Ahmad Bahai bemerket i sin presentasjon at industrien i 2015 solgte i gjennomsnitt 109 chips for hver person på planeten. Foredraget hans fokuserte på hvordan i stedet for markeder dominert av en enkelt applikasjon - først PC-er, deretter mobiltelefoner - industrien nå må være mer fokusert på å "gjøre alt smartere", ettersom forskjellige typer brikker finner veien til et stort antall applikasjoner.

Bransjen står imidlertid overfor store utfordringer. Antall selskaper som har råd til å bygge ledende fabrikker for logikkfremstilling har krympet fra tjueto ved noden 130nm til bare fire selskaper i dag på 16 / 14nm noden (Intel, Samsung, TSMC og GlobalFoundries), med ny prosess teknologi som koster milliarder å utvikle, og nye anlegg koster enda mer. I forrige uke sa Intel at den ville bruke 7 milliarder dollar på å utvikle 7nm til et skall av en fab som den bygde for noen år siden i Arizona.

Fortsatt var det en rekke presentasjoner om ulike selskapers planer om å gå over til 10nm og 7nm prosesser.

TSMC har rullet ut 10nm-prosessen, og den første brikken som ble kunngjort var Qualcomm Snapdragon 835, som skal ut snart. TSMC kan være lengst med å faktisk kommersialisere det den kaller en 7nm-prosess, og på ISSCC beskrev den en funksjonell 7nm SRAM-testbrikke. Dette vil bruke det nå standard FinFET transistorkonseptet, men med noen krets teknikker for å få det til å fungere pålitelig og effektivt i mindre størrelse. Spesielt sier TSMC at den vil produsere den første versjonen av 7nm-brikkene ved bruk av nedsenkingslitografi, i stedet for å vente på EUV som de fleste av konkurrentene.

Husk at hva hver av de største produsentene kaller 7nm varierer enormt, så når det gjelder tetthet, er det mulig at TSMC 7nm-prosessen vil være lik Intels kommende 10nm-prosess.

Samsung jobber også på 7nm, og selskapet har gjort det klart at det planlegger å vente på EUV. På utstillingen snakket Samsung om fordelene ved EUV-litografi så vel som fremdriften det har gjort med bruk av teknologien.

3D NAND

Noen av de mer interessante kunngjøringene dekket 512 Gb 3D NAND-blits, og viste hvor raskt NAND-blitsdensiteten vokser.

Western Digital (som har anskaffet SanDisk) snakket om en 512 GB 3D NAND-blitsenhet som den kunngjorde før showet, og forklarte hvordan denne enheten fortsetter å øke tettheten til slike brikker.

Denne spesielle brikken bruker 64 lag med hukommelsesceller og tre-bits per celle for å nå 512 GB på en matrise som måler 132 kvadratmeter. Det er ikke fullt så tett som Micron / Intel 3D NAND-designet, som bruker en annen arkitektur med perifere kretsløp under matrisen (CuA) for å nå 768 GB på en 179 kvadrat millimeter dyse, men det er et fint skritt fremover. WD og Toshiba sa at det var i stand til å forbedre påliteligheten og øke hastigheten på lesetidene med 20 prosent og oppnå skrivehastighetshastigheter på 55 Megabyte per sekund (MBps). Dette er i pilotproduksjon, og skyldes å være i volumproduksjon i andre halvdel av 2017.

For ikke å bli overgått, viste Samsung frem sin nye 64-lags 512 GB 3D NAND-brikke, ett år etter at den viste en 48-lags 256 GB enhet. Selskapet gjorde et stort poeng for å demonstrere at mens arealtettheten på 2D NAND-blits vokste 26 prosent per år fra 2011 til 2016, har det vært i stand til å øke arealtettheten til 3D NAND-blits med 50 prosent per år siden det ble introdusert for tre år siden.

Samsungs 512Gb-brikke, som også bruker tre-bits-per-celle-teknologi, har en formstørrelse på 128, 5 kvadratmeter, noe som gjør den litt tettere enn WD / Toshiba-designet, men ikke fullt så bra som Micron / Intel-designet. Samsung brukte mye av praten sin på å beskrive hvordan bruk av tynnere lag har gitt utfordringer og hvordan det har skapt nye teknikker for å håndtere pålitelighets- og kraftutfordringer skapt ved bruk av disse tynnere lagene. Den sa at lesetiden er 60 mikrosekunder (149MBps sekvensiell lesing) og skrivegjennomstrømningen er 51MBps.

Det er tydelig at alle de tre store NAND-flash-leirene gjør en god prosess, og resultatet skal være tettere og til slutt rimeligere minne fra dem alle.

Nye tilkoblinger

Et av temaene jeg har funnet mest interessant den siste tiden er konseptet med en innebygd multi-die interconnect bridge (EMIB), et alternativ til andre såkalte 2.5D-teknologier som kombinerer flere dø i en enkeltbrikkepakke som er rimeligere fordi den ikke krever en silisiuminterposer eller gjennom-silisium vias. På utstillingen snakket Intel om dette når hun beskrev en 14nm 1GHz FPGA som vil ha en matriskstørrelse på 560mm ² omgitt av seks 20nm dyse-mottakere som er produsert separat, også muligens på andre teknologier. (Dette er antagelig Stratix 10 SoC.) Men det ble mer interessant senere i uken, da Intel beskrev hvordan det ville bruke denne teknikken for å lage Xeon-serverbrikker på 7nm og den tredje generasjonen på 10nm.

Prosessorer på ISSCC

ISSCC så en rekke kunngjøringer om nye prosessorer, men snarere enn brikke kunngjøringer, var fokuset på teknologien som går ut på å faktisk få brikkene til å fungere så godt som mulig. Jeg var interessert i å se nye detaljer for en rekke etterlengtede chips.

Jeg forventer at de nye Ryzen-brikkene som bruker AMDs nye ZEN-arkitektur sendes innen kort tid, og AMD ga mye mer tekniske detaljer om utformingen av Zen-kjernen og de forskjellige hurtigbufrene.

Dette er en 14nm FinFET-brikke basert på en grunnleggende design bestående av et kjernekompleks med 4 kjerner, en 2 MB nivå 2-cache og 8 MB 16-veis assosiativ nivå 3-cache. Selskapet sier at basefrekvensen for en 8-kjerne, 16-tråd versjonen vil være 3, 4 GHz eller høyere, og sa at brikken tilbyr en forbedring av instruksjonene per syklus (IPC) på mer enn 40 prosent enn forrige AMD-design.

Resultatet er en ny kjerne som AMD hevder er mer effektiv enn Intels nåværende 14nm-design, selv om vi selvfølgelig må vente til endelige brikker for å se den virkelige ytelsen.

Som beskrevet tidligere, vil dette først være tilgjengelig i stasjonære brikker kjent som Summit Ridge og skal etter planen være ute i løpet av noen uker. En serverversjon, kjent som Napoli, skal ut i andre kvartal, og en APU med integrert grafikk primært for bærbare datamaskiner skal komme senere i år.

IBM ga mer detaljering om Power9-brikkene den debuterte på Hot Chips, designet for avanserte servere, og nå beskrevet som "optimalisert for kognitiv databehandling." Dette er 14nm brikker som vil være tilgjengelige i versjoner for begge skaleringene (med 24 kjerner som kan håndtere 4 samtidige tråder) eller skalere opp (med 12 kjerner som kan håndtere 8 samtidige tråder.) Brikkene vil støtte CAPI (Coherent Accelerator Processor) Grensesnitt) inkludert CAPI 2.0 ved bruk av PCIe Gen 4-lenker ved 16 gigabits per sekund (Gbps); og OpenCAPI 3.0, designet for å fungere med opptil 25 Gbps. I tillegg vil det fungere med NVLink 2.0 for tilkoblinger til Nvidias GPU-akseleratorer.

MediaTek ga en oversikt over den kommende Helio X30, en 2, 8 GHz 10-kjerne mobilprosessor, kjent for å være selskapets første som ble produsert på en 10nm prosess (antagelig på TSMC).

Dette er interessant fordi det har tre forskjellige kjernekomplekser: den første har to ARM Cortex-A73 kjerner som kjører ved 2, 8 GHz, designet for å håndtere tunge oppgaver raskt; den andre har fire 2, 5 GHz A53-kjerner, designet for de fleste typiske oppgaver; og den tredje har fire 2, 0 GHz A35-kjerner, som brukes når telefonen er inaktiv eller for veldig lette oppgaver. MediaTek sier at A53-klyngen med lav effekt er 40 prosent mer strømeffektiv enn A73-klyngen med høy effekt, og at A35-klyngen med lav effekt er 44 prosent mer effektiv enn laveffektklyngen.

På utstillingen var det mange faglige artikler om temaer som chips spesielt designet for maskinlæring. Jeg er sikker på at vi vil se mye mer vekt på dette fremover, fra GPU-er til passivt parallelle prosessorer designet for å håndtere 8-bit databehandling, til nevromorfiske brikker og tilpassede ASIC-er. Det er et begynnende felt, men et som får utrolig mye oppmerksomhet akkurat nå.

Enda lenger ut kan den største utfordringen være å flytte til kvanteberegning, som er en helt annen måte å gjøre databehandling på. Selv om vi ser flere investeringer, virker det fortsatt langt fra å bli en mainstream-teknologi.

Imens kan vi imidlertid se frem til mange kule nye chips.

Michael J. Miller er informasjonssjef i Ziff Brothers Investments, et privat investeringsselskap. Miller, som var sjefredaktør for PC Magazine fra 1991 til 2005, forfattere denne bloggen for PCMag.com for å dele sine tanker om PC-relaterte produkter. Ingen investeringsråd tilbys i denne bloggen. Alle plikter fraskrives. Miller jobber separat for et privat verdipapirforetak som til enhver tid kan investere i selskaper hvis produkter er omtalt i denne bloggen, og det vil ikke bli offentliggjort noen verdipapirtransaksjoner.