Video: 7nm FINFET Layout (Oktober 2024)
Selv om brikkeprodusenter generelt ikke introduserer nye brikker på den årlige International Solid State Circuits Conference (ISSCC), gir de ofte mer informasjon om den indre funksjonen til allerede annonserte produkter. Her er noen ting jeg syntes var interessant på denne ukens show.
Intels Ivytown Server Arkitektur
Intel diskuterte den siste versjonen av Xeon E7-prosessorfamilien, en brikke med opptil 15 kjerner og 30 tråder, kjent som Ivytown. Den er basert på Ivy Bridge EP-arkitekturen som brukes i Xeon E5 2600 V2. Prosessoren er bygget ved å bruke Intels 22nm prosessteknologi med Tri-Gate transistorer (finnene er 34 nm høye og 8 nm brede) og vil erstatte den nåværende Westmere EX-baserte Xeon E7. Til sammenligning har den nåværende Xeon E7, som er produsert på en 32nm plan HKMG-prosessor, 10 kjerner og 20 tråder, og har 30 MB L3-hurtigbuffer sammenlignet med 37, 5 MB i Ivytown-versjonen.
En av de mer interessante funksjonene i denne nye prosessorfamilien er dens modulære arkitektur. Planløsningen består av tre kolonner med fem kjerner, hver med sin egen skive L3-cache, en innebygd ringbuss, og dedikert IO på toppen og bunnen av kolonnene (QPI-lenker øverst og minnekontroller nederst). Intel planlegger å lage en 10-kjerne-versjon ved å fjerne høyre kolonne; og for å lage en 6-kjerne versjon ved å fjerne to rader ytterligere.
Den 15-kjerne versjonen har 4, 31 milliarder transistorer - som Intel sier er mest for enhver mikroprosessor - og måler 541 kvadratmeter. 10-kjerne-versjonen har 2, 89 milliarder transistorer og måler 341 kvadratmeter. 6-kjernevarianten har 1, 86 milliarder transistorer og måler 257 kvadratmeter. Driftsfrekvensene varierer fra 1, 4 GHz til 3, 8 GHz med TDP-er fra 40W til 150W.
Det andre interessante aspektet av Ivytown er minnebufferarkitekturen. Den samme matrisen støtter standard firekanals DDR3-minne som kjører med opp til 1867MT / s og et nytt firekanals Voltage-Mode Single-Ended (VMSE) grensesnitt til en minneforlengelsesbuffer som kjører på 2667 MT / s. Til sammen kan den støtte opptil 12 TB minne i en 8-kontaktserver - tre ganger minnekapasiteten til Westmere EX. 15-kjerne-versjonen vil være tilgjengelig i to forskjellige pakker: en som er kompatibel med den eksisterende Romley-plattformen (Socket-R) for enkle oppgraderinger og en annen som muliggjør en ny plattform ved å bruke minnebuffere.
Flere Haswell detaljer
Intel ga også en rekke detaljer om Haswell-arkitekturen, brukt i den nåværende Core-familien. Denne bruker også 22nm Tri-Gate-transistorer. Intel sa at Haswell integrerer flere nye teknologier, inkludert en fullt integrert spenningsregulator eller FIVR (konsoliderer plattformen fra fem spenningsregulatorer ned til en), innebygd DRAM-cache for bedre grafikkytelse, lavere effekttilstand, optimalisert IO, AVX2-instruksjoner og en bredere SIMD-heltallsenhet.
Det er tre grunnleggende varianter av Haswell: For det første er det en firekjerne som kommuniserer med en egen PCH (Platform Controller Hub) med raskere grafikk (to til fire kjerner). For det andre er det en ultrabook-plattform som kombinerer en dual-core Haswell med PCH i en enkelt flersjitt pakke. Prosessoren støtter lavere strømtilstand, PCH er modifisert for lavere effekt, og de to kommuniserer over en buss med lav effekt, som alle reduserer ventemakt med 95 prosent. Endelig er det en versjon med Iris Pro-grafikk og 128 MB eDRAM-cache i samme pakke. Multi-chip-pakkene bruker en IO på pakken som gir høy båndbredde ved lav effekt mellom CPU og PCH og eDRAM.
Avhengig av antall CPU-kjerner og grafikken (GT2 eller GT3), har Haswell alt fra 960 millioner til 1, 7 milliarder transistorer, og matrisen måler 130 til 260 kvadratmeter. Den er designet for å operere med 0, 7 til 1, 1 volt med et bredt frekvensområde fra 1, 1 til 3, 8 GHz.
128 GB eDRAM-matrisen måler 77 kvadratmeter, og gir topp båndbredde på 102 GBps. Intel sa at sammenlignet med det samme systemet uten eDRAM, gir den ekstra hurtigbufferen ytelsesgevinster på opptil 75 prosent, selv om den samlede ytelsen økes med 30 til 40 prosent.
AMDs Steamroller Powers Kaveri
AMD, som har en tendens til å legge mer grafikk på det den kaller sine akselererte prosesseringsenheter (APUer, eller prosessorer som kombinerer CPUer og grafikk) med fokus på sin nye CPU-kjerne, kjent som Steamroller, som brukes i selskapets nye Kaveri-serie prosessorer. Steamroller-kjernen, produsert i en 28nm stor CMOS-prosess, har 236 millioner transistorer i et område på 29, 47 kvadratmeter. Dette inkluderer to heltallkjerner, to instruksjonsavkodningsenheter og flere delte elementer, inkludert instruksjonshenting, flytende punktenhet og 2 MB L2-cache. AMD bruker vanligvis en av disse Steamroller-modulene i sine "dual-core" -brikker (som reflekterer de to heltallkjernene); og to i "quad-core" -brikkene.
Sammenlignet med den tidligere Piledriver-kjernen, som ble produsert på en 32nm SOI-prosess, legger Steamroller til en andre instruksjonsavkodingsenhet, en større 96KB delt instruksjonsbuffer og andre forbedringer. AMD sa at dette førte til opptil 14, 5 prosent flere instruksjoner per syklus, noe som tilsvarer 9 prosent bedre ytelse på enkeltrådede applikasjoner og 18 prosent bedre ytelse på dobbelttrådede apper. Den kan også løpe med 500 MHz større frekvens med samme effekt, eller levere omtrent samme ytelse med 38 prosent strømreduksjon. Steamroller-kjernen er designet for å operere i området 0, 7 til 1, 45 volt.
Mobilprosessorer fra MediaTek, Renesas og Qualcomm
Flere selskaper holdt presentasjoner om ARM-baserte prosessorer.
MediaTek snakket om sin 28nm heterogene flerkjerneprosessor (HMP) med en firekjerners CPU og dual GPU. MediaTek-brikken har to Cortex A15-kjerner, som kjører ved 1, 8 GHz, og to Cortex A7-kjerner, som kjører på 1, 4 GHz, kombinert med en Imagination G6200 400MHz dual-core GPU. Den har også en full HD-maskinvarevideokodek og en 13-megapiksel bildesensorprosessor.
MediaTek snakket også om PTP-teknologi (Performance, Thermal and Power) som overvåker brikken og kontrollerer strømmen. I dette tilfellet sa selskapet at PTP tillater enten 23 prosent økning i klokkehastighet eller opptil 41 prosent strømsparing.
Denne brikken bruker ARMs sanne HMP-prosessering, noe som betyr at enhver kombinasjon av store og små kjerner fra en til fire kan kjøres avhengig av arbeidsmengde. MediaTek sa at ved å bruke ekte HMP kan brikken levere 33-51 prosent bedre ytelse på tunge arbeidsbelastninger eller 2-5 ganger bedre energieffektivitet på lette arbeidsmengder, mens adaptiv termisk styring gir ytterligere 10 prosent ytelsesøkning.
Renesas presenterte en "foreslått" 28nm HPM åttekjerne heterogen prosessor designet for mobile enheter og bilinfotainmentsystemer. Brikken bruker fire 2GHz Cortex A15 kjerner og fire 1 GHz Cortex A7 kjerner. Den er i stand til å betjene alle 8 kjerner samtidig for høyest ytelse, men den bruker også den heterogene arkitekturen og strømstyringsmetodene for å optimalisere ytelsen for visse arbeidsmengder eller kraftkonvolutter.
Qualcomm beskrev sin Hexagon digitale signalprosessor, som brukes i sine mobile SoC-er for en rekke multimedia- og modemapplikasjoner. Den nåværende versjonen er produsert i 28mm HKMG bulk CMOS-prosess. Denne designen målretter mot høye instruksjoner per klokke i motsetning til høye driftsfrekvenser.
På ARM-serversiden snakket Applied Micro om selskapets første generasjon 64-bit ARMv8-prosessor, først kunngjort under det nylige toppmøtet i Open Compute. Dette er basert på en "Potenza" prosessormodul (PMD), som inkluderer to kjerner som deler 256 KB L2-cache. Potenza er produsert i 40 nm bulk CMOS, og hver PMD inneholder 84 millioner transistorer og bruker 14, 8 kvadrat millimeter dyseområdet. Den kan fungere på opptil 3GHz med 0, 9 volt, men gjennomsnitt 4, 5W under typiske arbeidsmengder. X-Gene 3-serverplattformen inkluderer fire PMD-er (åtte kjerner), en delt 8 MB L3-cache og fire DRAM-minnekanaler rundt en sentral bryter. Den integrerer også 10 GB Ethernet, SATA 2/3, PCIe Gen. 3 og USB 3.0.
Neste generasjon Chip Process Tech
Det var også et par presentasjoner for neste generasjon chipprosesssteknologi, ettersom nesten alle de store brikkeprodusentene har planer om å flytte til 3D- eller FinFET-produksjon ved 14 eller 16nm noden (følger Intel, som allerede sender 22nm chips med slik teknologi).
Samsung snakket om den kommende 14nm FinFET-prosessen, og viste en 128Mb 6T SRAM-matrise og testbrikke. Samsung sa at FinFET-er er en god løsning for laveffekt mobile SoC-er fordi de gir god skalering, høy strøm og lite lekkasje, og har god kortkanalkontroll.
Dette gir også noen utfordringer for SRAM-er, fordi forsyningsspenningen til SRAM ikke har skalert. SRAM tar nå opp 20-30 prosent av matrisen i en SoC, men den bruker omtrent 40-50 prosent av strømmen. For å løse disse problemene foreslo Samsung noen nye teknikker for å betjene SRAM-er ved å bruke FinFET-transistorer ved lavere forsyningsspenning.
TSMC tok opp lignende problemer og viste frem sin 16nm 128Mb SRAM-brikke. TSMC sa at FinFET-er har blitt en mainstream-teknologi for produksjon utover 20 nm, men sa størrelsen på kanalens bredde og lengde med FinFET-er er en utfordring for å skalere konvensjonell 6T-SRAM og forsyningsspenning. TSMC foreslo to skrivehjelpsteknikker for å overvinne disse problemene.
Dette er noenlunde tekniske problemer, men å løse problemene er avgjørende for at vi skal få tettere og mer effektive chips i fremtiden.
