Hva er det neste for serverbrikker?

På denne ukens Hot Chips-konferanse handlet de mest interessante kunngjøringene om avanserte prosessorer. Disse er designet for store Unix-baserte systemer, men de viser hvor mye strøm dagens high-end chips kan levere. De er ikke den typen systemer som de fleste av oss kjører i bedriftens serverreoler, eller som du ser i store skala-out datasentre, men heller er de som kjører oppdragskritiske applikasjoner i store bedrifter, eller kanskje i høye ytelsesberegningssituasjoner.

Hvert år er Hot Chips arenaen der slike chips får detaljerte introduksjoner. I fjor så vi IBMs Power 7+ og zNext, Fujitsus SPARC64 X, og Oracle's SPARC T5, og i år lærte vi flere detaljer om z-serien, Oracle's SPARC M6, samt etterfølgere i IBM Power og Fujitsu SPARC X-serien.

Den mest fascinerende av disse var IBMs Power8, som vil ha 12 kjerner, som hver er i stand til å kjøre opp til åtte tråder, med 512KB SRAM Level 2-hurtigbuffer per kjerne (6MB totalt L2) og 96 MB delt innebygd DRAM som en Level 3-cache. Til dels er det som gjør systemet så uvanlig en ny minnebufferbrikke kalt Centaur, som inneholder 16MB innebygd DRAM i en L4-cache og en minnekontroller. Hver Power8-brikke kan koble til åtte av disse (for totalt 96 MB innebygd DRAM L4 off-chip). Merk at hver Centaur også har fire høyhastighets DDR-porter for en samlet minnekapasitet på 1 TB per stikkontakt.

Power8 vil være en stor brikke på 650 mm ² brikke, produsert på IBMs 22nm SOI-prosess. (Det i seg selv er bemerkelsesverdig, da IBM kan være det eneste selskapet som kommersialiserer den prosessen.) Sammenlignet med forrige generasjon Power 7+, som ble produsert på en 32nm SOI-prosess, bør Power8 ha mer enn dobbelt minnebåndbredde på 230 GBps. IBM sier at hver kjerne skal ha 1, 6 ganger ytelsen til Power7 på enkeltrådede applikasjoner og to ganger SMT (symmetrisk flertrådet) ytelse.

IBM har flyttet fra et proprietært grensesnitt til støtte for PCIe Gen 3 med sitt eget Coherence Attach Processor Interface (CAPI), slik at akseleratorer som FPGA-er (fullt programmerbare gate-arrays, brukt til å fremskynde spesifikke applikasjoner) har full maskinvarecache-koherens. Og den har sagt at den vil lisensiere kjernene som en del av det nylig annonserte Open Power Consortium.

Selskapet sa at de tradisjonelle kundene for Power Systems har vært banker, finanskunder og store forhandlere, men snakket om å jobbe for å utvide bruken til å omfatte big data og analyse. IBM har ennå ikke kunngjort produkttilgjengeligheten, men sa i samtalen at den har "et laboratorium fullt av systemer."

IBM ga også flere detaljer om sitt zEC12-prosessorsubsystem, som ble forhåndsvist i fjor som "zNext." Systemarkitekturen, som er designet for bruk i main-frames i z-serien, inkluderer opptil seks sentrale prosessor (CP) -brikker, koblet til en systemkontroller (SC), alle kombinert på en multisjittmodul for å lage en node for system. (Hvert system kan ha flere noder.) Hver CP har seks 5, 5 GHz kjerner, hver med sin egen L1- og L2-cache, og 48 MB delt eDRAM L3-cache for totalt 2, 75 milliarder transistorer på en dyse som måler 598 mm ², produsert på 32nm SOI. SC har 192 MB delt L4 eDRAM pluss grensesnittene for de seks CP, og bruker 3, 3 milliarder transistorer på et matritt som måler 526mm ², også produsert på 32nm SOI.

Selskapet sa at denne brikken er optimalisert for svært virtualiserte miljøer, store arbeidsmengder med ett bilde og høy datadeling på tvers av prosessorer. IBM bemerket at mainframes fortsatt er hjertet i de fleste minibank-, kredittkort- og store dagligvarebutikksystemer.

For Unix-systemer står Power ofte overfor Intels Itanium, som ikke var representert på årets show, og mot SPARC-baserte design fra Oracle (basert på Sun-anskaffelsen) og Fujitsu.

Oracle forhåndsviste SPARC M6, som bruker den samme S3-kjernen som den forrige M5, som var en seks-kjerners / 48-trådsdesign med opptil 32 stikkontakter, men skal skalere opp til større design. M6 vil ha 12 kjerner / 96 tråder med 48 MB L3-cache, og er designet for å skalere opptil 96 stikkontakter, ved hjelp av en brikke kalt Bixby, som fungerer som en brobrikke for bedre å tillate minnekoherens mellom flere stikkontakter. (For "limfri" skalering kan den skalere opptil åtte stikkontakter uten et spesielt skip.) For eksempel inkluderer et nåværende M5-32-system 32 M5 SPARC-prosessorer og 12 Bixby-brikker. M6, som har 4, 27 milliarder transistorer, vil også bli produsert på en relativt standard 28nm CMOS-prosess.

Oracle sa at M6 var innstilt på Oracle's programvare, inkludert den grunnleggende programvaren og databasestabelen, så vel som i minnet databaser og applikasjoner.

Fujitsu viste frem sin SPARC64X +, sin etterfølger av SPARC64 X. Også her ser det ikke ut til å være en stor forandring; i likhet med forgjengeren har den 16 kjerner med to tråder hver og 24MB delt nivå 2-cache, og har omtrent tre milliarder transistorer på en dyse som måler omtrent 600 mm ². Men det gir høyere ytelse, opptil 3, 5 GHz, og mye høyere toppytelse, med Fujitsu som hevder 448 gigaflops og 102 GBps minne gjennomstrømning. Den skalerer opptil 64 stikkontakter ved hjelp av byggesteiner på fire CPUer og to tverrstangbrikker (som det kalles XB-er). Hver stikkontakt kan støtte opptil 1 TB DRAM. En stor endring er at sammenkoblingene mellom brikkene nå er mye raskere.

Fujitsu ropte også ut det den beskrev som "software on chip" -motorer designet for å akselerere spesifikke applikasjoner, inkludert kryptering, desimaltallbiblioteker og databasebehandling.

Både Fujitsu og Sun snakket om mange års erfaring de hadde med å designe SPARC-brikker og lovet ytterligere forbedringer fremover.

Alle disse prosessorene er rettet mot relativt små skiver av servermarkedet. Men tenk på den underliggende teknologien: støtte for 64 eller 96-kontakter, med en terabyte minne per stikkontakt, med ting som innebygd DRAM, raskere sammenkoblinger og bedre sammenheng. Det hele er ganske utrolig og utrolig kraftig.