Video: Intel 14nm Microarchitecture (Oktober 2024)
På Intel Developer Forum forrige uke avslørte en rekke Intel-ingeniører mange flere tekniske detaljer om Core M-prosessoren, den generelle Broadwell-mikroarkitekturen og 14nm-prosessen som ligger til grunn for det.
Sr. Hovedingeniør og CPU-sjefsarkitekt Srinivas Chennupaty forklarte hvordan Broadwell er "krysset" i Intels "tick / tock" -kadens (noe som betyr at det først og fremst er en prosess som krymper til 14nm), men Broadwell mikroarkitektur er utvidet fra Haswell-arkitekturen brukt i de nåværende 22nm produktene. Selv om det meste av presentasjonen var på Core M-versjonen med lav effekt rettet mot nettbrett, 2-i-1-er og vifteløse ultrabooks, bemerket han at denne arkitekturen trenger å støtte et bredt spekter av produkter fra nettbrett til Xeon-servere.
Generelt sa han at hele arkitekturen er designet for bedre dynamisk kraft og termisk styring, med en reduksjon i system-on-Chip (SoC) tomgangskraft og et økt dynamisk driftsområde, slik at den kan arbeide i et større spekter av kraft. Dette er grunnen til at Core M-versjonen, som skalerer ned til en total effektnivå på bare 4, 5 watt, fungerer i vifteløse systemer.
En del av dette skyldes forbedret strømstyring i selve kjernen, for eksempel på måten den kan tilpasse seg forskjellige strømtilstander, slik at den fremdeles kan få "turbo boost" når det er nødvendig uten å overopphete prosessoren og har en forbedret fullt integrert spenning regulator (FIVR) designet for å variere spenningen på en måte som overvåker topp etterspørsel og gir forbedret ytelse ved lite watt. Den tilbyr også bedre overvåking av hele løsningen, inkludert det separate plattformkontrollhubben (PCH) eller brikkesettet, slik at PCH på sin side kan gassstyrke for tilkoblede funksjoner, slik at koblinger kan gå i laveffektstilstander for ting som SATA-stasjoner, PCI Express og USB. Og den har aktiv hudtemperaturstyring, slik at brikken selv kan overvåke temperaturen og justere strømbruken deretter.
Mikroarkitekturen i seg selv kan få mer ytelse enn den forrige Haswell-generasjonen på samme frekvens, på grunn av funksjoner som en større out-of-order planlegger, forbedret adresseforutsigelse og forbedring i beregning av vektor og flytende punkt.
Totalt sett, sa han, mens entrådede instruksjoner per syklus bare var oppe i denne generasjonen, legger alt dette opp til poenget at entrådede ytelser de siste 7 årene er opp 50% med samme hastighet.
Andre endringer inkluderer nye instruksjoner for kryptografi og sikkerhet, bedre overvåking og noen forbedringer av de ekstraksjonsminneutvidelsene (kjent som TSX eller Transactional Synchronization Extensions) og virtualiseringskommandoer (VT-x) som var i forrige generasjon.
PCH-brikkesettet som følger med Core M er kjent som PCH-LP og produseres faktisk på 22nm-prosessen. Denne ble designet for å bruke omtrent 25% mindre strøm når den er inaktiv, og for å redusere den aktive effekten med omtrent 20%. Det inkluderer også forbedringer i lyd- og PCI Express-lagring.
Totalt sett, sa han, endringene muliggjør dobbelt så kraftreduksjon enn du kan forvente av tradisjonell prosessskalering, sammen med forbedret enkeltrådinstruksjoner per klokke og vektorytelse.
Lignende forbedringer er blitt brukt på grafikk også, ifølge sr. Hovedingeniør og grafikkarkitekt Aditya Sreenivas. Her igjen var målet ytelses- / wattforbedringer som bedre dynamisk kraft og lekkasjeegenskaper, optimalisert for lavere spenningsdrift; og mikroarkitekturforbedringer for å redusere dynamisk kraft. Han bemerket at dette er designet for å fungere på 6 og 10 watt også, og kanskje antydning til nye versjoner som kommer.
Selve grafikkarkitekturen ser ut som den forrige versjonen, men GT2-versjonen som ble brukt i Core M-implementeringen har økt fra 20 til 24 utførelsesenheter, organisert som tre "underklasser", hver med 8 EU-er. (I en annen samtale ga en Intel-ingeniør med fokus på beregningsarkitekturen eksempler på versjoner av grafikken med 12 og 48 EU-er, noe som antydet fremtidige versjoner.)
En viktig forskjell er at denne versjonen støtter Direct X 11.2 og er DX12 klar og støtter Open GL 4.3 og Open CL 2.0. Dette skulle bety at nesten alle spill og applikasjoner skal fungere med grafikken her, selv om ikke nødvendigvis med samme hastighet du vil se på en diskret grafikkbrikke. Men til sammen kan disse endringene utgjøre en forbedring av grafikkytelsen på 40% i noen tilfeller, sammenlignet med den tidligere Haswell-Y-serien.
En annen stor endring er støtte for Delt virtuelt minne (SVM) under OpenCL, slik at både CPU og GPU-komponenter kan brukes til beregning. Dette ser ut til å være vesentlig det samme konseptet som Heterogeneous Architecture (HSA), som presset av AMD og andre.
Den nye arkitekturen har også noen forbedringer i mediefunksjonene, ifølge Intel Fellow og Chief Media Architect Hong Jiang. Han sa at brikken tillater at ting som Intel Quick Sync-video og videokoding er "2 ganger raskere" enn forrige versjon, med forbedret kvalitet. I tillegg har den nå støtte for VP8-dekoding samt AVC, VC-1, MPEG2 og MVC for video; JPEG og Motion JPEG-dekoding for videokonferanser og digital fotografering; og GPU-akselerert HEVC-dekoding og -koding for opptil 4K 30fps. I tillegg til å tillate 4K-video, bør disse endringene tillate 25% lengre Full HD-videoavspilling.
14nm Process Tech
Selv om Intel ga ut mye informasjon om prosessteknologien på 14 nm tidligere, gikk Mark Bohr, Intel Senior Fellow, Logic Technology Development, gjennom den nye prosessen og delte mer informasjon.
"I det minste for Intel fortsetter Moores lov, " sa han og viste et lysbilde som indikerer at Intel har gjennomsnittet en 0, 7x skalering av transistorer hver generasjon i årevis, og at det fortsetter å gjøre det. (Legg merke til at hvis den skalerer i begge dimensjoner, vil du få en ny transistor som var omtrent 50% på størrelse med den forrige generasjon, som er hva Moores lov teknisk spår.)
Han snakket om hvordan dette var Intels andre generasjon i "Tri-Gate" -transistorer, etter 22nm introduksjonen (Intel bruker begrepet "Tri-Gate" for å dekke transistorer der kanalen er hevet over underlaget, som en fin, og kontrollen vikles rundt alle tre sider, en struktur som mesteparten av industrien refererer til som "FinFET" -transistorer). Han bemerket at avstanden mellom finnene krympet fra 60 nm til 42 nm i overgangen til den nye prosessen; høyden på finnene økte faktisk fra 34nm til 42nm. (I lysbildet over er "high-k dielectric" i gult; metallportelektroden i blått, ved å bruke den high-k / metal-gate-designen Intel har brukt siden sin 45nm node.)
På 14nm-generasjonen sa han at den minste kritiske dimensjonen var bredden på en Tri-gate-finn, som var omtrent 8 nm, mens andre kritiske dimensjoner varierte fra 10nm til 42nm (for avstanden mellom midten av en fin tonehøyde til sentrum av neste fin tonehøyde). Han bemerket at transistorer ofte lages med flere finner, og å redusere antall finner per transistor resulterer i forbedret tetthet og lavere kapasitans.
I denne generasjonen, sa han, falt finhøyden med 0, 7x (fra 60 til 42nm), portstigningen med 0, 87x (fra 90 til 70 nm) og sammenkoblingshøyden med 0, 65x (fra 80 til 52nm), noe som ga totalt gjennomsnitt rundt det historiske 0, 7 ganger gjennomsnittet. En annen måte å se på det, sa han, var å multiplisere gatehøyde og metallhøyde, og der sa han at Intel var på 0, 53 for skalering av logikkområdet, noe han sa var bedre enn normalt. (Som en side, var jeg også interessert i at Bohr-lysbildene viste Core M-prosessoren med 1, 9 milliarder transistorer i sin 82 mm2 dø-størrelse, sammenlignet med de 1, 3 milliarder det offisielle diagrammet har; Intel PR erkjente feilen, og sa 1, 3 milliarder er riktig figur.)
Når han så på kostnad per transistor, var Bohr enig i at kostnaden per produsert silisiumskive øker på grunn av ytterligere maskeringstrinn - med noen lag som nå krever dobbelt- og til og med tredelt mønster. Men han sa at siden 14nm-noden oppnår bedre enn normal områdeskalering, beholder den den normale kostnaden per transistorreduksjon.
Han viste faktisk diagrammer som indikerer at Intel forventer at slike reduksjoner vil fortsette inn i fremtiden. Og han fortsatte å hevde at endringene også resulterer i lavere lekkasje og høyere ytelse og dermed til forbedret ytelse per watt, som han sa forbedret med 1.6X per generasjon.
Han bemerket at ved flytting fra Haswell-Y til Core M, ville Intel ha hatt en dyse som var 0, 51 x størrelsen på den tidligere brikken hadde den vært funksjonsnøytral; med de tilleggsfunksjonene som er designet i, sa han, oppnådde Core M skaleringsområdet på 0, 63x.
Bohr sa at 14nm nå er i volumproduksjon i Oregon og Arizona og ville bli startet i Irland tidlig neste år. Han sa også at selv om Intel pleide å ha to versjoner av transistorer - høyspennings- og ultralav lekkasje - har den nå et spekter av funksjoner fra høy effekt til mye lavere ende med forskjellige transistorer, sammenkoblede stabler, etc.
Mye av dette ser ut til å være en del av Intels skyv inn i støperommet, der det lager chips til andre selskaper. Faktisk, Sunit Rikhi, daglig leder for støperivirksomheten, introduserte Bohr og holdt senere sin egen foredrag som viser alle alternativene Intel tilbyr. (Selv om Intel har avansert teknologi, har den ikke erfaring med å lage sjetonger med lav effekt som konkurrenter som TSMC og Samsung har. Så det understreker ledelsen innen 14nm produksjon.)
Neste opp kommer 10nm, med Bohr som sier at det nå var i "full utviklingsfase", og at hans "dagjobb" jobbet med 7nm-prosessen.
Han sa at han var veldig interessert i EUV (ekstrem ultrafiolett litografi) for potensialet i forbedret skalering og forenkling av prosessflyt, men sa at den bare ikke var klar med tanke på pålitelighet og produserbarhet. Han sa at verken 14nm eller 10nm-nodene bruker den teknologien, selv om han gjerne skulle hatt det. Han sa at Intel "ikke satset på det" for 7nm og kunne produsere chips på den noden uten den, selv om han sa at det ville være bedre og enklere med EUV.
Bohr sa at en overgang til 450 mm skiver, fra 300 mm-standarden som hele bransjen nå bruker, ville bidra til å redusere kostnadene per transistorer. Imidlertid, sa han, koster det mye å utvikle et komplett verktøysett og en helt ny fab og vil være avhengig av at flere store selskaper samarbeider for å få alt dette gjort. Han sa at bransjen ikke helt har blitt enige om riktig tid for dette, så det er flere år unna.
Totalt sett sa han at han ikke så slutten på skalering ennå, og bemerket at Intel-forskere så på forskjellige løsninger innen transistorer, mønstre, samtrafikk og minne. Han sa at det var en rekke interessante tekniske artikler i det siste om ting som III-V-enheter (ved bruk av forskjellige halvledermaterialer) og T-FET-er (tunnelfelt-effekt-transistorer), og at det "alltid noe interessant" kom.
