Intels 10nm-prosess: det er mer enn bare skaleringsskalering

I en serie presentasjoner i går ga Intel mange flere detaljer om sin kommende 10nm-prosess for å lage avanserte prosessorer, avslørte en ny 22nm FinFET-prosess designet for lavere effekt og lavere kostnadsenheter, foreslo en ny beregning for sammenligning av chipnoder og generelt presset ideen om at "Moores lov er i live og godt." Det som skilte meg mest ut var ideen om at selv om prosessorer vil fortsette å bli mer tett , vanskeligheten og kostnadene ved de nye prosessknutene vil tvinge en fullstendig omtenkning til hvordan chips skal utformes i fremtiden.

Mark Bohr, Intel Senior Kar og direktør for prosessarkitektur og integrasjon, ga Intels vanlige tonehøyde om hvordan den leder halvlederindustrien innen prosessteknologi. Han sa at Intel fortsetter å ha omtrent en tre-årig ledelse over konkurrentene, selv om brikkerstøperier som Samsung og TSMC er midt i å rulle ut det de kaller 10nm-prosesser før Intels 10nm-produkter kommer ut mot slutten av året. Bohr sa at Intel introduserte de fleste av bransjens viktigste fremskritt de siste 15 årene, inkludert anstrengt silisium, high-k metallport og FinFET-transistorer (som Intel opprinnelig kalte Tri-Gate, selv om det siden har vendt tilbake til å bruke bransjens standardnavn).

Bohr sa at nodetallene som er brukt av alle produsentene, ikke lenger er meningsfylte, og i stedet ba om en ny måling basert på transistortallet delt på celleområdet, med NAND-celler som teller 60 prosent av målingen og Scan Flip-Flop Logiske celler teller 40 prosent (for å være tydelige, han refererer ikke til NAND-flashminneceller, men heller til NAND eller "negative-AND" -logiske porter). Dette gir deg en måling i transistorer per kvadrat millimeter, og Bohr viste en graf som gjenspeiler Intels forbedringer på en slik skala, fra 3, 3 millioner transistorer / mm ² ved 45nm til 37, 5 millioner transistorer / mm2 ved 14nm, og flyttet til over 100 millioner transistorer / mm ² ved 10nm.

I løpet av de siste årene har Intel brukt gate pitch times logisk cellehøyde som en måling, men Bohr sa at dette ikke lenger fanger opp alle fremskrittene Intel gjør. Han sa at tiltaket forble en god relativ metode for sammenligning, men ga ikke et hardt tall.

Bohr sa at selv om tiden mellom nodene forlenget - Intel ikke lenger er i stand til å introdusere nye noder hvert annet år, er selskapet i stand til å oppnå bedre enn normal områdeskalering, som Intel kaller " hyper skalering . "Han viste et diagram som demonstrerte at både 14nm og 10nm Intel var i stand til å gjøre logikkområdet 37 prosent til størrelsen på logikkområdet ved forrige node.

Bohr bemerket at andre deler av en prosessor - særlig statisk tilfeldig tilgangshukommelse og input-output kretsløp - ikke krymper i samme takt som logiske transistorer. Han la alt sammen, og sa at forbedringene i skalering vil tillate Intel å ta en brikke som ville krevd 100 mm ² ved 45 nm og lage en tilsvarende brikke på bare 7, 6 mm ² ved 10 nm, forutsatt at ingen endringer i funksjonene. (Selvfølgelig, i den virkelige verden, hver påfølgende generasjon av chip legger til flere funksjoner.)

Stacy Smith, Intels konserndirektør for produksjon, drift og salg, sa at som et resultat, selv om det tar lengre tid mellom noder, har den ekstra skaleringen resultert i de samme forbedringene som foregående to år kadens gitt over tid.

Ruth Brain, en Intel Kar og direktør for samtrafikk-teknologi og integrasjon, snakket om selskapets eksisterende 14nm-teknologi, som startet produksjonen i 2014, og sa at den var lik densitet som 10nm-produktene andre begynner å sende i år.

Hun forklarte hvordan denne prosessen introduserte " hyper skalering , delvis ved å bruke en mer effektiv multimønster-teknikk for å lage finere funksjoner enn 80nm-linjene som de nåværende 193nm fordypningsskannere kan lage i et enkelt pass. Intel sa at ved å bruke en teknologi som kalles "selvjustert dobbeltmønstring "(SADP), snarere enn Litho-Etch-Litho-Etch-metoden som andre produsenter bruker, kan den få mer nøyaktige og konsistente resultater som fører til bedre utbytte og ytelse.

Totalt sett sa Brain bruken av hyper skalering resulterer i 1, 4 ganger flere enheter per dollar enn tradisjonell skalering ville tillate, og som resulterer i omtrent tilsvarende besparelser som Intel ville fått hvis industrien hadde flyttet seg fra 300 mm til 450 mm silisiumskiver (en bryter som var mye diskutert, men ser ut til å ha blitt forlatt for nå).

Kaizad Mistry, konserndirektør og meddirektør for utvikling av logikkteknologi, forklarte hvordan hyper skalering teknikker blir brukt på 10nm, og ga mer detaljer om selskapets 10nm-prosess, som han beskrev som "en full generasjon foran" andre 10nm-teknologier. Samlet sa han at 10nm-noden vil levere enten en 25 prosent forbedring i ytelse med samme kraft eller nesten 50 prosent reduksjon i kraft ved samme ytelse sammenlignet med 14nm-noden.

Mistry beskrev Intels prosess som å bruke en gate tonehøyde på 54nm og en cellehøyde på 272nm, samt en fin tonehøyde på 34nm og en minimum metallhøyde på 36nm. I hovedsak sa han at dette betyr at du har svømmeføtter som er 25 prosent høyere og 25 prosent nærmere mellomrom enn ved 14nm. Til dels, sa han, har dette blitt oppnådd ved å bruke "selvjustert firemønster, " ved å ta en prosess Intel utviklet for 14nm flermønster og utvide den enda lenger, og dermed muliggjøre mindre funksjoner. (Men jeg vil merke at dette ser ut til å indikere at gatehøyden ikke skaleres like raskt som i tidligere generasjoner.)

To nye hyper skalering fremskritt har hjulpet også, sa han. Den første av disse er "contact over aktiv gate, "som betyr at stedet der en port krysser en fin å lage en transistor er nå rett over toppen i stedet for rett under den. Han sa at dette ga ytterligere 10 prosent arealstigning over stigningsskalering. Den andre teknikken, som Mistry sa hadde blitt brukt før, men ikke med FinFET-transistorer, kalles "single dummy gate." I 14nm-generasjonen, sa han, har Intels transistorer hatt fulle "dummy-porter" i utkanten av hver logikkcelle; kl. 10nm sa Mistry imidlertid at det bare er en halv dummyport i hver kant. Dette gir ytterligere 20 prosent effektiv arealskalering, sa han.

Sammen, sa Mistry, gir disse teknikkene mulighet for en 2, 7 ganger forbedring i transistortetthet, og gjør det mulig for selskapet å produsere over 100 millioner transistorer per kvadrat millimeter.

Mistry gjorde det også klart at den utvidede tiden mellom prosessnoder, som med 14nm, har gjort det mulig for selskapet å forbedre hver node litt hvert år. Mistry beskrevet i generelle termer planer for ytterligere to noder for 10nm produksjon med forbedret ytelse. (Jeg syntes det var interessant - og litt bekymringsfullt - at selv om disse diagrammer viser 10nm-nodene tydelig krever mindre krefter enn 14nm-nodene, antyder de at de første 10nm-nodene ikke vil tilby like mye ytelse som de siste 14nm-kodene.)

Han sa at 10nm ++ -prosessen vil gi ytterligere 15 prosent bedre ytelse med samme effekt eller 30 prosent strømreduksjon ved samme ytelse sammenlignet med den opprinnelige 10nm-prosessen.

Senere var Murthy Renduchintala, president for klienten og IoT-virksomheten og systemarkitekturgruppen, mer eksplisitt, og sa at kjerneproduktene sikter til bedre enn 15 prosent ytelsesforbedring hvert år på en "årlig produktkadens."

Bohr kom tilbake for å beskrive en ny prosess kalt 22 FFL, noe som betyr 22nm prosessering ved hjelp av lite lekkasje FinFETs. Han sa at denne prosessen tillater opp til 100x reduksjon i kraftlekkasje sammenlignet med vanlig plan teknologi, og ville ha høyere tetthet enn noen annen 22nm prosess, sammen med muligheten for høyere ytelse FinFETer. Det som er interessant her er at en chipdesign kan bruke to forskjellige typer transistorer i en enkelt brikke; høyytelses-transistorer for ting som applikasjonsbehandling og lite lekkasje-transistorer for alltid-til-alltid-tilkoblede kretser.

Dette kan være designet for å konkurrere med andre 22nm prosesser, for eksempel Global Foundries '22nm FDX (silisium-på-isolator) prosess. Tanken ser ut til å være at ved å gå med 22 nm, kan du unngå dobbelt mønster og tilleggsutgifter som strammere noder krever, men likevel oppnå god ytelse.

Renduchintala snakket om hvordan en integrert enhetsprodusent (IDM) - et selskap som både designer prosessorer og produsenter dem - har fordelen av en "sammensmelting mellom prosessteknologi og produktutvikling." Selskapet er i stand til å velge mellom flere typer IP- og prosessteknikker, inkludert plukking av transistorer som passer til hver del av designen, sa han.

Det jeg syntes var mest interessant var diskusjonen hans om hvordan prosessordesign beveget seg fra en tradisjonell monolitisk kjerne til en "mix and match" -design. Ideen om heterogene kjerner er ikke noe nytt, men ideen om å kunne ha forskjellige deler av en prosessor bygd på dies ved hjelp av forskjellige prosesser alt sammen koblet sammen kan være en stor forandring.

Aktivering av dette er den innebygde multi-interconnect bridge (EMIB) som Intel begynte å sende med de nyeste Stratix 10 FPGA-teknologiene og diskuterte bruk av fremtidige Xeon-serverprodukter på den siste investordagen.

Renduchintala beskrev en fremtidig verden der en prosessor kan ha CPU- og GPU-kjerner produsert på de siste og mest tette prosessene, med ting som IO-komponenter og kommunikasjon som ikke drar like god nytte av den økte tettheten på en tidligere prosess, og andre ting på enda eldre noder. Alle disse matriser ville være koblet til ved hjelp av denne EMIB-broen, som tillater raskere tilkoblinger enn tradisjonelle multisjiktpakker, men er lavere pris sammenlignet med å bruke en silisiuminnsats.

Hvis alle disse tingene skjer, kan hele rammen for nye prosessorer endres. Fra å få en ny prosessor laget helt på en ny prosess hvert par år, kan vi være på vei mot en verden som innebærer en mye mer gradvis endring av prosessteknologi i bare deler av brikken. Dette åpner også opp muligheten for å legge mange flere ting til selve brikken, fra å integrere mer IO komponenter, til forskjellige typer minne. På lang sikt kan dette signalisere store endringer i hvordan brikker - og systemene de driver - fungerer.

Michael J. Miller er informasjonssjef i Ziff Brothers Investments, et privat investeringsselskap. Miller, som var sjefredaktør for PC Magazine fra 1991 til 2005, forfattere denne bloggen for PCMag.com for å dele sine tanker om PC-relaterte produkter. Ingen investeringsråd tilbys i denne bloggen. Alle plikter fraskrives. Miller jobber separat for et privat verdipapirforetak som til enhver tid kan investere i selskaper hvis produkter er omtalt i denne bloggen, og det vil ikke bli offentliggjort noen verdipapirtransaksjoner.